[CPU 05] CPU 하드웨어 카운터 활용

PMU 하드웨어 카운터와 TopDown Microarchitecture Analysis(TMA) 트리를 이 트랙의 각 마이크로아키텍처 챕터에 연결하고, 하이브리드 코어의 perf --cputype 분리와 TMA의 신규 메트릭 HBM_Bound를 심화 수준으로 다룹니다.

[CPU 05] Frontend vs Backend Bound 개념

TopDown 분석의 기초 직관을 다룹니다. Pipeline Slot 단위로 Frontend Bound·Bad Speculation·Backend Bound·Retiring 네 병목 범주를 구분하고, perf stat -M TopdownL1로 실측해 후속 심화 챕터로 이어지는 분류 습관을 정리합니다.

[CPU 05] Out-of-Order 실행과 성능

Out-of-Order 엔진의 핵심 구조인 reorder buffer·reservation station과 레지스터 리네이밍의 내부 동작을 다루고, ROB 크기가 메모리 수준 병렬성과 실제 지연시간에 미치는 영향을 벤치마크로 확인합니다.

[CPU 05] RISC-V 아키텍처 기초

RISC-V ISA의 모듈형 설계(베이스+확장)와 RVA23 프로파일, RVV 벡터 확장의 vector-length-agnostic 모델을 다루고, 임베디드부터 서버·AI 가속 코어까지 확장 조합이 성능에 미치는 실무 판단 기준을 정리합니다.

[CPU 05] SMT/Hyper-Threading 성능 영향

동시 멀티스레딩(SMT/Hyper-Threading)이 물리 코어 자원을 두 논리 스레드로 나누는 구조와 캐시·실행 포트·분기 예측기 경합이 만드는 성능 간섭, 저지연 워크로드에서 SMT를 끄거나 격리하는 판단 기준을 정리합니다.

[CPU 05] TLB 미스 최적화

TLB(Translation Lookaside Buffer) 구조와 페이지 워크 비용, huge page(hugetlbfs·THP)가 TLB 압력을 줄이는 원리를 다루고, perf 카운터와 /proc/vmstat으로 TLB 미스와 THP 동작을 진단·완화하는 실무 판단 기준을 정리합니다.

[CPU 05] μOp 캐시와 DSB

DSB(Decoded Stream Buffer)와 μOp 캐시가 디코더 병목을 우회하는 구조, 32바이트 코드 윈도우와 way 제약이 적중률에 미치는 영향, perf 카운터로 프런트엔드 경로를 측정하는 방법을 정리합니다.

[CPU 05] 명령 수준 병렬성(ILP) 기초

ILP(명령 수준 병렬성)의 정의와 슈퍼스칼라 실행 구조, 데이터 의존성(RAW/WAR/WAW)이 파이프라인 처리량을 제약하는 방식을 다룹니다. 의존 체인을 끊어 병렬성을 확보하는 코드 패턴과 ILP의 실질적 한계를 함께 정리합니다.

[CPU 05] 분기 예측 메커니즘과 비용

분기 예측기의 BTB·패턴 히스토리 구조와 예측 실패(misprediction) 시 파이프라인 플러시 비용을 다루고, __builtin_expect·[[likely]]/[[unlikely]] 힌트를 언제 쓰고 언제 PGO에 맡길지 판단 기준을 정리합니다.

[CPU 05] 의존성 체인·포트 압력 분석

명령 의존성 체인 길이가 임계 경로 지연시간으로 누적되는 방식과, 실행 포트 경합(port pressure)이 충분한 ILP에도 처리량을 제한하는 메커니즘을 다룹니다. llvm-mca·uops.info·perf 카운터로 체인 병목과 포트 병목을 구분해 진단하는 방법을 정리합니다.