[CPU 05] 캐시 계층 구조

L1/L2/L3 캐시 계층이 왜 계단식 지연시간·용량 트레이드오프를 이루는지, 인클루시브/익스클루시브/NINE 포함 정책이 실제로 무엇을 주고받는지 다룹니다. Intel·AMD 벤더별 설계 차이와 공유 캐시 경합까지 판단 기준으로 정리합니다.

[CPU 05] 캐시 미스 분석과 대응

캐시 미스를 compulsory·capacity·conflict(및 coherence) 네 유형으로 분류해 원인을 진단하고, CLDEMOTE·PREFETCHRST2·MOVRS 같은 최신 캐시 힌트 명령으로 코어 간 데이터 이동 비용을 줄이는 전략을 다룹니다.

[CPU 05] 현대 CPU 아키텍처 비교

Intel Clearwater Forest·Diamond Rapids, AMD Zen 6, ARM Neoverse까지 2026년 현재 세대 CPU를 프런트엔드·캐시·ISA 확장 관점에서 비교하고, 벤더 벤치마크와 로드맵 이면의 판단 기준을 정리합니다.

[Memory 04] AoS vs SoA 데이터 레이아웃

AoS(Array of Structures)와 SoA(Structure of Arrays)의 메모리 배치 차이를 캐시 라인·SIMD 벡터화 관점에서 비교하고, 접근 패턴별 레이아웃 선택 기준과 AoSoA 하이브리드 패턴을 정리합니다.

[Memory 04] Large Pages·Huge Pages

HugeTLB와 THP(Transparent Huge Pages)의 동작 원리, madvise 모드별 선택 기준, 2025-2026년 실무 표준으로 자리잡아 가는 mTHP(multi-size THP)까지 TLB 미스·페이지 폴트 관점에서 판단 기준과 벤치마크로 정리합니다.

[Memory 04] NUMA 메모리 할당·지역성

멀티소켓 서버에서 메모리가 어느 노드에 물리적으로 배치되는지가 지연을 좌우하는 이유를 first-touch 정책부터 numactl·libnuma·AutoNUMA까지 실측 코드와 함께 정리하고, CPU affinity와의 경계를 짚습니다.

[Memory 04] Stack vs Heap 할당 비용

스택 프레임 확장과 힙 할당기(malloc) 내부 동작의 비용 차이를 벤치마크로 정량화하고, C++ 컴파일러의 탈출 분석 부재·코루틴 프레임 HALO·스택 크기 제한과 오버플로우 위험까지 짚어 상황별 스택/힙 선택 기준을 정리합니다.

[Memory 04] std::pmr 실전 활용

C++17 std::pmr::polymorphic_allocator와 memory_resource 생태계(monotonic_buffer_resource, pool_resource)의 동작 원리, 컨테이너 통합, 전파(propagation) 함정을 실전 코드와 벤치마크로 정리합니다.

[Memory 04] Virtual Memory 관리 힌트

madvise(MADV_DONTNEED, MADV_FREE 등)와 msync로 페이지 회수·저장소 동기화 시점을 커널에 알려주는 방법, SPEC CPU 2017 기준 geomean 한 자릿수%대까지 오버헤드가 낮아져 실용화 국면에 들어선 ARM MTE의 모드별 판단 기준을 심화 난이도로 정리합니다.

[Memory 04] 구조체 패딩과 정렬

구조체 멤버가 정렬 규칙 때문에 어디에 어떤 크기로 패딩이 채워지는지 필드별 오프셋 예시로 설명하고, alignas/alignof로 정렬을 직접 제어하는 방법과 필드 재배치로 구조체 크기·캐시 라인 활용도를 개선하는 기법, packed 구조체의 트레이드오프까지 다룹니다.