[CPU 05] 분기 예측 메커니즘과 비용

분기 예측기의 BTB·패턴 히스토리 구조와 예측 실패(misprediction) 시 파이프라인 플러시 비용을 다루고, __builtin_expect·[[likely]]/[[unlikely]] 힌트를 언제 쓰고 언제 PGO에 맡길지 판단 기준을 정리합니다.

[CPU 05] 의존성 체인·포트 압력 분석

명령 의존성 체인 길이가 임계 경로 지연시간으로 누적되는 방식과, 실행 포트 경합(port pressure)이 충분한 ILP에도 처리량을 제한하는 메커니즘을 다룹니다. llvm-mca·uops.info·perf 카운터로 체인 병목과 포트 병목을 구분해 진단하는 방법을 정리합니다.

[CPU 05] 전력 관리가 성능에 미치는 영향

C-state와 P-state 전력 관리 상태의 동작 원리와 cpuidle 거버넌스의 상태 선택 로직을 정리하고, 저전력 상태 진입·탈출 지연이 µs 단위 응답 시간에 미치는 영향과 turbostat 기반 측정·실무 튜닝 판단 기준을 다룹니다.

[CPU 05] 추측 실행과 보안 영향

추측 실행이 Spectre·Meltdown 계열 사이드채널로 이어지는 메커니즘을 설명하고, retpoline·IBRS/eIBRS·KPTI 완화 기법의 실측 성능 비용과 VMScape·Branch Privilege Injection 등 2024~2025년 신규 변종의 교훈을 정리합니다.

[CPU 05] 캐시 계층 구조

L1/L2/L3 캐시 계층이 왜 계단식 지연시간·용량 트레이드오프를 이루는지, 인클루시브/익스클루시브/NINE 포함 정책이 실제로 무엇을 주고받는지 다룹니다. Intel·AMD 벤더별 설계 차이와 공유 캐시 경합까지 판단 기준으로 정리합니다.

[CPU 05] 캐시 미스 분석과 대응

캐시 미스를 compulsory·capacity·conflict(및 coherence) 네 유형으로 분류해 원인을 진단하고, CLDEMOTE·PREFETCHRST2·MOVRS 같은 최신 캐시 힌트 명령으로 코어 간 데이터 이동 비용을 줄이는 전략을 다룹니다.

[CPU 05] 현대 CPU 아키텍처 비교

Intel Clearwater Forest·Diamond Rapids, AMD Zen 6, ARM Neoverse까지 2026년 현재 세대 CPU를 프런트엔드·캐시·ISA 확장 관점에서 비교하고, 벤더 벤치마크와 로드맵 이면의 판단 기준을 정리합니다.

[Memory 04] AoS vs SoA 데이터 레이아웃

AoS(Array of Structures)와 SoA(Structure of Arrays)의 메모리 배치 차이를 캐시 라인·SIMD 벡터화 관점에서 비교하고, 접근 패턴별 레이아웃 선택 기준과 AoSoA 하이브리드 패턴을 정리합니다.

[Memory 04] Large Pages·Huge Pages

HugeTLB와 THP(Transparent Huge Pages)의 동작 원리, madvise 모드별 선택 기준, 2025-2026년 실무 표준으로 자리잡아 가는 mTHP(multi-size THP)까지 TLB 미스·페이지 폴트 관점에서 판단 기준과 벤치마크로 정리합니다.

[Memory 04] NUMA 메모리 할당·지역성

멀티소켓 서버에서 메모리가 어느 노드에 물리적으로 배치되는지가 지연을 좌우하는 이유를 first-touch 정책부터 numactl·libnuma·AutoNUMA까지 실측 코드와 함께 정리하고, CPU affinity와의 경계를 짚습니다.